测试功耗相关论文
三维片上网络（Three Dimensional Network-on-Chip，3D NoC）由2D NoC在垂直方向采用TSV技术堆叠而成，其具有可重用和易扩展等特性以及芯......
随着超大规模集成电路的不断发展,芯片的规模变大,结构变得更加复杂,对芯片进行测试时所需的测试数据量在不断增加,使得测试时芯片......
随着集成电路的迅猛发展，工艺技术愈加完善，片上系统（SystemonaChip，SoC）得到十足发展。SoC以其较小的面积集成了强大的电路功能，满足了......
随着CMOS集成电路特征尺寸继续朝着超深亚微米方向前进，集成电路系统的规模越来越庞大，芯片能集成的晶体管数量越来越多，集成电路的复......
测试功耗、测试时间是SoC测试优化中的两个测试目标，它们之间存在相互影响的关系。在多目标优化过程中，进化算法对于解决多目标优化......
研究了数字集成电路测试过程中的功耗问题,提出一种新的测试向量重排序方法,有效地减小了测试过程中电路状态的翻转次数。该方法根......
随着集成电路制造技术的发展，高集成度使得测试时的功耗成为集成电路设计必须考虑的一个重要因素，低功耗测试也就成为了测试领域一个......
提出一种测试功耗优化的新方法,它通过阈值门电路调节和漏电流优化两种方法相结合来降低静态功耗。通过算法寻找电路的关键路径,去......
本文提出了一种SOC互联总线测试完整性故障的结构优化方法,本方法是在功耗限制下通过分配TAM使测试时间最小,从而优化了系统测试结......
在SoC测试时，测试功耗和测试成本是其可测性设计中最重要的一点要求。在分析了常见测试结构的测试功耗的基础上，提出了一种并行扫描......
提出了一种两级扫描测试结构：根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划......
时延测试向量排序是降低测试功耗的有效技术。提出了基于马尔可夫决策模型的时延测试向量排序新方法。对时延测试向量进行重排序，利......
IEEE1149.7标准的提出对系统芯片在测试过程中出现的片上多TAPC、测试功耗急剧增加等难题提供了有效的解决办法;现有TAP.1器件通过......
在分析全扫描内建自测试(BIST)过高测试功耗原因的基础上,提出了一种选择部分寄存器成为扫描单元的部分扫描算法来实现低功耗BIST.......
提出考虑测试功耗的扫描链划分新方法．首先为基于扫描设计电路的峰值测试功耗和平均功耗建模，得出测试功耗主要由内部节点的翻转引起......
基于扫描链技术的SoC芯片测试可产生比正常使用模式下更大的功耗,这将会对器件可靠性产生不利影响,故在测试时需要将芯片测试功耗......
以减少系统芯片SOC测试时间和测试数据量为目标，引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试......
降低集成电路的功耗是目前广泛研究的一个问题,而降低测试功耗正是其中的一个方面。本文提出了一种基于“无关值”方法,将该方法应......
提出一种新的压缩编码———VariableTail对测试数据进行压缩.建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法.......
电路测试中扫描测试是最常用的一种技术,但扫描测试过程中会存在功耗过高的问题,本课题针对这一问题,提出了一种在扫描测试结构中......
基于遗传算法，建立了片上系统芯片（SOC）的图模型，对逻辑级的SOC结构进行精确量化；然后，对模型应用遗传算法进行分析，得到了电路的理想分割......
在组合电路内建自测试过程中,为了保证在获得较高故障覆盖率的条件下,减少测试功耗,提出了一种确定性低功耗测试矢量的生成结构,该......
扫描测试是超大规模集成电路测试中最常用的一种技术．但在扫描测试过程中，扫描单元的频繁翻转会引起电路中过大的测试功耗，这对电路测......
文章提出了一种针对片上网络通讯架构的测试方法,该测试方法可以测试路由器各端口以及各条链路;其主要目标是优先考虑降低测试NoC......
在系统芯片SoC测试中,测试时间与测试功耗是两个互相影响的因素。多目标进化算法能够处理相互制约的多目标同时优化问题。在无约束......
为了同时解决目前SOC测试工作中面临的测试数据量、测试功耗、测试时间三方面的难题，提出一种基于random access scan架构的SOC测试......
针对低压断路器大电流检测设备的功耗高和自动化水平低等方面的问题,对低压断路器相关检测标准和目前设备存在问题进行了归纳,提出......
在路由器数量、测试带宽、TSV数量和功耗的多重约束下进行三维片上网络(Three Dimensional Network-on-Chip,3D NoC)资源内核测试......
随着集成电路制造工艺的突飞猛进,SoC(System on Chip)的应用普及,芯片的功能不断丰富,包含的功能模块也越来越多,使得测试难度和......
为了解决系统芯片测试中日益增长的测试数据和测试功耗的问题,提出一种不影响芯片正常逻辑功能的扫描链重构算法——Run-Reduced-R......
为了削减芯片在测试过程中由于测试向量移入/移出所导致的静态功耗和动态功耗,提出一种电源屏蔽实现方法.在后端设计布局阶段,首先......
研究时延测试 (应用 )中的功耗问题 ,提出一种降低时延测试功耗的测试向量排序方法 .该方法利用时延测试向量对之间的海明距离为测......
针对传统群体智能算法在解决SoC测试多目标优化问题上存在的缺陷，将改进的Tent混沌映射引入到多目标遗传算法中．建立以测试时间和测......
基于IP核的设计思想推动了SOC设计技术的发展,却使SOC的测试数据成几何级数增长.针对这一问题,本文提出了一种有效的测试数据压缩......
基于NoC重用的测试方法由于受到channel等资源的限制，测试调度问题变的非常复杂．为此提出了一种测试调度方法，综合考虑时间和功耗因素......
针对在测试过程中芯片产生较大的热效应会破坏芯片的可靠性,本文在进行测试规划获得最短测试时间的基础上,将测试时间作为约束,采......
针对测试过程中集成电路芯片测试功耗过高的问题,简要分析了集成电路芯片测试技术的现状,对国内外相应的测试方案进行了探讨,并对......
随着超大规模集成电路集成度和复杂度的提高,尤其是互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)器件进......
随着集成电路制造工艺的进步和电路规模的扩大,芯片设计进入片上系统(System on a Chip,SoC)时代。由于片上系统嵌入了各种芯核,出......
学位
集成电路工艺的进步和电路规模扩大带来的测试挑战,要求越来越多的芯片包含内建自测试(BIST)电路。但由于自测试的测试向量之间相......
集成电路工艺的不断发展,使单个芯片上集成的晶体管数目越来越多,从而出现了片上系统。集成电路集成度的提高带来了很多优势,如体......
随着集成电路设计规模增大、复杂度提高、设计周期缩短,芯片测试面临诸多问题需要解决,已成为集成电路发展的瓶颈,因此可测性设计(......
随着集成电路产业的不断发展,芯片的规模越来越来大,速度越来越快,芯片的测试面临巨大的挑战。如何能够提高芯片的测试质量,降低芯......
随着半导体技术变得越来越成熟,芯片的集成度越来越高,越来越多的功能都集成在了很小的芯片上。然而,芯片超高的集成度也给超大规......
集成电路在制造过程中难免会产生缺陷,测试是保证成品率的重要手段。然而电路复杂度的快速增长给测试带来了巨大挑战。可测试性设......
可测试性设计使集成电路的测试变得更容易。扫描测试设计作为可测性设计中最重要的技术，却存在测试时间长、测试功耗高的缺点。这使......
随着半导体工业的发展,集成电路的测试变得越来越困难,日益成为一个挑战。可测试性设计(DFT)可以显著降低集成电路的测试复杂性。......
随着超大规模集成(VLSI)技术的迅猛发展,芯片中晶体管的密度呈指数增长,集成电路的测试日益成为热点和挑战。全扫描测试设计是VLSI......
为保证电子产品的质量和可靠性,对集成电路进行测试必不可少。近几十年来,随着超大规模集成技术的迅猛发展,芯片的规模和集成度大......
