扫描链相关论文
随着半导体技术的不断扩展,互连延迟和功耗等限制了工艺尺寸的进一步缩放。为了打破这些瓶颈,业界和研究机构正在探索三维集成,例......
近年来,为了使芯片的上市周期缩短提高效率,节省成本,SoC（System on Chip）已经开始推广运用能够复用的IP（Intellectual Property）核,DD......
随着SoC的复杂度和规模的不断增长,SoC的测试变得越来越困难和重要。针对某复杂32-bit RISC SoC,提出了一种系统级DFT设计策略和方......
数字电视是当前蓬勃发展的一个产业，是目前发达国家争夺激烈的一个技术制高点，反映了一个国家IT产业的综合实力。我国已在2003年全面......
随着集成电路设计与工艺水平的进步,芯片的集成度与规模显著提高。同时,由于晶体管密度的提高,单位面积内出现物理缺陷的概率也会......
随着信息化的高速发展,信息安全问题日显突出,密码芯片越来越多的被应用于保护信息安全的领域。密码芯片的安全性仅依赖于密钥的保......
现场可编程门阵列(FPGA)以其设计周期短、可重复编程、低成本、操作灵活等优点,而广泛应用于当前众多空间电子系统中。然而,随着集......
由于集成电路(IC)设计越来越复杂,人们在集成电路领域中投入了越来越多的资金和人力。非法复制和传播IC的风险也在逐渐增加。因此,......
FPGA 是广泛应用于集成电路设计，片上系统等多领域，随着 FPGA 的广泛应用，对其可靠性的要求也越来越高，由于其结构和功能复杂，其测试难......
提出了一种采用扫描选通信号基于扫描的自测试方法.各扫描链所对应的权值可通过该算法计算出.在这种测试模式下,测试响应的收集可......
调试嵌入式系统的软件是在系统开发中最为耗时的工作,软件占的比例也逐渐增加,已逐渐成为嵌入式系统产品上市时间重要因素,功能强......
论文提出了一种基于片上仿真方式的调试器的硬件接口设计,为避免扫描链方法的问题,片上仿真模块采用映像寄存器方式实现,为了灵活......
为满足当今电路测试和故障诊断的需求，可测性设计（DFT）已成为芯片和系统设计中不可或缺的重要组成部分。IEEE1149．1作为一种标准化的可......
文章通过对扫描测试期间扫描链跳变统计分析,建立了基于概率统计的扫描链功耗模型.该模型可以对扫描链的动态功耗进行快速准确的估......
边界扫描技术是一种新型的VLSI电路测试及可测性设计方法.但是在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器......
介绍了IEEE1149．1标准中的三种基本扫描链路的配置方案及其特点，针对扫描链路配置中面临的问题，提出一种扫描链动态配置方案，解决了扫......
根据弹性分组环专用集成电路的具体情况，提出了相应的可测性设计（Design for Testability，DFT）方案，综合运用了三种DFT技术：扫描链、边界......
航天等领域对集成电路可靠性要求较高，要求其具有在线测试功能，以便及时发现故障，减少损失．结合现有扫描设计方法，设计了一种改进的扫描......
提出了一种多频率带有扫描链的BIST方案,用于五口的32×32嵌入式SRAM的可测性设计.分析了多口SRAM的结构并确定其故障模型,在......
多扫描链测试技术能有效减少测试用时和压缩测试数据，但该技术需要较多的数据输入通道，因而会导致测试成本增加．为了解决这种矛盾，一种......
电路集成度在不断上升,电路测试的数据量也越来越大,为解决因此造成的自动测试设备（ATE）存储容量和带宽之间的矛盾,提出了一种复用片......
DFT技术已经成为集成电路设计的一个重要组成部分.详细介绍了基于扫描测试的DFT原理和实现步骤,并对一个32位FIFO存储器电路实例进......
提出考虑测试功耗的扫描链划分新方法．首先为基于扫描设计电路的峰值测试功耗和平均功耗建模，得出测试功耗主要由内部节点的翻转引起......
本文提出了一种基于动态电流一静态电流（Iddt-Iddq）的检测方法，在电路设计阶段插入扫描链进行分区设计相结合的硬件木马检测技术，选用C......
介绍了基于数字电视基带SoC芯片的可测性设计方案。根据系统中不同模块的特点采取有针对性的可测性设计方案，对片内存储器进行内建......
本文提出了一种新的方法和综合技术用来去除多扫描链内建测试中由线形反馈移位寄存器引起的测试向量线性关联性.利用本方法可以高......
复用数据总线作为测试传输机构的测试结构可以大大减小可测性设计的面积开销.因此,提出了一种针对该结构的测试包设计新方法:通过......
可测试性设计是现代芯片设计中的关键环节，针对无线接入芯片的可测试性设计对测试技术有更高的要求。首先概迷可测试性设计和测试向......
针对一款雷达芯片电路采用基于扫描路径法的可测性设计，在设计过程中采用时钟复用技术、IP隔离技术，以及针对具体的时钟产生电路采用......
分析了扫描测试过程中功耗产生的原因，研究了扫描触发器跳变对内部组合逻辑锥的影响，并对其进行建模，将计算得到的影响函数值作为扫描......
通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗......
为了压缩测试向量并降低芯片测试成本，本文提出了一种新的基于最小相关度扫描链的多捕获（Multi—capture）测试结构。通过构建具有最小......
电路测试中扫描测试是最常用的一种技术,但扫描测试过程中会存在功耗过高的问题,本课题针对这一问题,提出了一种在扫描测试结构中......
文章提出一种应用在SoC系统中的开发接口，用于边界扫描测试、调试、程序流跟踪等。在处理器、外设内核和开源（GDB）、商业的调试／仿真器......
扫描测试是超大规模集成电路测试中最常用的一种技术．但在扫描测试过程中，扫描单元的频繁翻转会引起电路中过大的测试功耗，这对电路测......
基于一款嵌入式以太网控制芯片,对不同电路采用不同的低功耗DFT测试技术,以获得较低的测试成本和测试功耗：对于数字逻辑电路,采用了......
为了减少扫描链中扫描时问和关键路径时延，提出了一种嵌入式模拟器．在JTAG接口协议的基础上，增加指令和扫描链，同时通过测试访问端（TAP）......
针对片上系统（SoC）的IP核扫描链分配问题,提出量子蚁群算法对SoC测试壳（Wrapper）进行优化,以有效地解决陷入局部最优解的问题,快速地寻......
本文针对芯片中功耗高、测试成本较高的问题进行分析与研究,以一款乘加器为例,该乘加器可以切换在乘、加、乘加3种工作状态。在芯......
本文主要阐述用Synopsys公司的逻辑综合工具DC和扫描链插入工具DFT compiler对MAC控制器进行逻辑综合和可测性设计,采用全扫描设计......
文章提出了一种基于IEEE1149．1JTAG协议的SoC调试接口，该设计支持寄存器查看和设置、CPU调试、IP核调试、边界扫描测试等功能。对该......
随着SoC的复杂度和规模的不断增长，SoC的片上调试与可测性变得越来越困难和重要。片上调试与可测性都是系统芯片设计的重要组成部分......
在JTAG(jointtestactiongroup)工业标准的基础上,采用了一种基于语音识别SoC(SystemonChip)调试的JTAG接口设计.该设计以求用最少......
基于现场可编程门阵列(Field Programmble Gate Array,FPGA)的硬件模拟平台以其比软件仿真更快的运行速度而被广泛地应用于芯片的......
随着超大规模集成电路(VLSI)制造技术的发展，愈来愈高的集成度使得测试时的功耗成为集成电路设计与测试中必须考虑的一个重要因素。......
三维芯片设计通过垂直集成大大提升了芯片的集成度，成为当前半导体产业发展最快的技术之一，被认为是一种延续摩尔定律增长趋势的新方......
